キオクシアでは市場のニーズに合わせて、高性能・大容量のフラッシュメモリをDRAMに代えて提供できるように、低レイテンシ/高バンド幅インターフェイスの次世代規格CXL (Compute Link Express) 3.0の応用に取り組んでいます。CXL3.0は最先端の規格のため、メモリコントローラのチップ開発とIP及びVIPの開発が並列進行となり、そのチップ検証では様々な課題に直面しました。今回はシノプシス社と連携して課題をクリアし、VIPを活用したCXL3.0検証環境を立ち上げましたので、CXL3.0 VIPの導入事例としてご紹介します。

京セラドキュメントソリューションズでは、機能性と省電力性を両立したプリンタ―・MFP製品実現のため、機能の強化と追加及びClock/Reset設計にこだわってASICを開発しています。この背景から、デザイン規模は10年間で約2倍に拡大しました。デザインの複雑化により、Lint/CDCのランタイムは2日を超え、違反レポート数は10万個に及ぶようになりました。その結果、開発期間を大きく圧迫するようになりました。これでは絶望です･･･
長すぎるランタイムではイタレーションを回せません。また、疑似エラーを含んだ膨大なレポートを隅々まで完璧に確認しなければ、バグが残る可能性は高くなります。これでは意味がありません。
この経緯から、ランタイムと疑似エラーの大幅削減が期待できるVC SpyGlassへの移行を決断しました。本セッションでは、この移行で得られた効果を弊社の事例を交えてご紹介します。

画像処理回路には多くのパラメータがあり、網羅的なパラメータの組み合わせやコーナーケース条件の検証を行うことはダイナミック検証では困難であり、バグをすべて検出できない可能性があります。一方、フォーマル検証は網羅的な検証が可能ですが、演算を含むような画像処理回路には不向きという課題があります。
弊社の画像処理回路開発では、仕様となる画像処理アルゴリズムは検証済みのC/C++で提供されるため、RTLとC/C++の等価性が検証可能なシノプシス社のフォーマル検証ツールであるVC Formal DPV (Datapath Validation）を活用し、RTLとC/C++の等価を取ることで画像処理回路検証の品質向上及び工数削減を目指しています。
本セッションでは、VC Formal DPVの画像処理回路検証に対する試行結果をご紹介します。

車載向SOC/MCU製品に搭載する車載ネットワークIPの機能検証では、検証効率を上げるためにUVMベースでのランダム/カバレッジドリブン検証手法を用いてきました。
近年の自動運転に始まる車載システムの高度化は、機能検証の検証期間を増大させており、さらなる機能検証効率化が喫緊の課題となっていました。
シノプシス社が新しく開発したAI/MLを用いたソリューションであるRegression Optimizer は、カバレッジを効率よく向上させること、また、特にカバレッジ収束域でのカバレッジホールを大幅に削減できることにより、検証効率を向上させることが確認できました。
本セッションでは、ルネサス エレクトロニクスでのRegression Optimizer適用事例をご紹介します。

Verdi UPF Architect (UPFA)は、UPFの開発を加速するためにPower IntentからUPFを生成・最適化するプラットフォームです。
Isolation Strategyを定義する際、設定漏れや不要な箇所に定義してしまったご経験はないでしょうか？本セッションでは、UPFAの概要としてGeneratorとOptimizerの機能から始め、UPF開発における最も困難な作業と言われているIsolation Strategyの定義をいかに簡単に解決できるかをご紹介します。Optimizerの「ISOGEN」は、デザイン構造とパワー・ドメイン情報をツールが自動的に解析し、必要な個所のみset_isolationコマンドを自動生成する機能です。マニュアルで記述されたIsolation Strategyで起こり得る問題をご紹介しながら、「ISOGEN」の実演を行い、これらソリューションの適用効果をご説明します。

大規模SoC検証においてシミュレーションにかかる時間とデバッグの効率化は重大な課題です。
ChipTop検証において、波形ファイルをダンプしていないブロックの出力で問題が発生したり、新たにチェッカーを追加しデバッグを行う場合はシミュレーションの再実行が必要です。また、ブロックレベルのエンジニアは、チップレベルのテストベンチ環境やデザイン全体を必ずしも把握しているわけではないため、ブロックレベルにフォーカスしてデバッグした方が効率的です。
しかし、同じ問題をブロックレベルで再現するためのテストベンチ作成は困難で非常に手間がかかり、現実的なデバッグ・フローではありません。
本セッションでは、ChipTop検証で生成したFDSBファイルを自動で再利用しブロックレベルのシミュレーションを実現するVerdi Intelligent Debug Acceleration (IDX)テクノロジについてユースケースと合わせてご紹介します。

スマート社会の実現にむけ、SoC製品の価値、性能を最大化してお客様へお届けするためにはソフトウェア (SW)が重要となります。SWの開発・検証をマスク発注後もしくは実チップの完成後に行う場合、ハードウェア (HW)とSW間の致命的な不整合が判明すると、マスク修正が必要となってしまいます。この対策として、実チップに代わりHWとSWの協調検証が行えるZeBu Hybrid Emulation環境に着目し、HW/SW協調検証のマスク発注前へのシフトレフトに取り組みました。
本セッションでは、ZeBu Hybrid Emulation環境を導入する上で生じた課題とその対策、および協調検証の更なる高速化を実現した工夫点など、弊社での取り組み事例をご紹介します。