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RTL to GDSⅡ

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11:15 - 11:50
RtoGII-1

アクセラレータのデザイン・スペース探索に向けたRTL Architect適用事例

セッション概要

市場競争力があるAIや高性能科学技術計算向けアクセラレータを開発するためには、設計初期段階から性能だけでなく、電力や面積を考慮した広範囲のデザイン・スペース探索が必須となります。しかし、これらを見積もるには、RTLを実装し、合成・配置・配線並びに適切な負荷シナリオを作成しての電力評価を行う必要があります。そして、設計初期に様々なアーキテクチャ候補に対してこれらを実施するのは非常に困難です。
そこで我々はRTL Architectを用いた評価を実施することとしました。このツールは、仮合成・配置配線を行って面積評価を行い、さらに入力データのトグル率を指定することで大まかな電力の見積もりも行います。本セッションではこのツールを用いた我々のアクセラレータの初期デザインスペース探索の事例をご紹介いたします。

富士通株式会社

コンピューティング
研究所
シニアリサーチャー

中村 洋介

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セッション
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12:35 - 13:10
RtoGII-2

シノプシス Fusion QIKフロー適用によるSiFive社RISC-VプロセッサのPPA最適化

セッション概要

SiFiveの高性能64ビットRISC-Vアプリケーション・プロセッサ、スケーラブルなAIプロセッサ、32/64ビット組込みプロセッサを含む最新のプロセッサIPポートフォリオをご紹介します。併せて、シノプシスがSiFiveと協力して開発した、最先端のプロセス・テクノロジ・ノードで市場をリードするRISC-Vコア向けにRTLからGDSIIへのサインオフ・フローのリファレンスとなる、シノプシス Fusion QuickStart Implementation Kit (QIK)についてもご紹介します。プロセッサのパフォーマンスと複雑さは増大し続けており、QIKはユーザーが最適化されたPPAを達成するためのガイダンスとしてお役に立てると確信しています。今回は、シノプシスとSiFiveの共同開発チームが直面した課題と、チームが開発したQIKのソリューション、Fusion CompilerとDSO.aiを使用してPPAを効率的に達成した事例についてもご紹介します。

SiFive Japan株式会社

技術本部長

近藤 芳人

日本シノプシス合同会社

EDA グループ
シニア・マネージャ

井上 恒司

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セッション
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13:20 - 13:55
RtoGII-3

PrimeShield: デザインのロバスト性解析と最適化のためのシリコン・サインオフの実現

セッション概要

シリコン・ノードの微細化が進むにつれて、プロセス/電圧/温度のばらつきに対するデザイン感度が高まるため、タイミング・サインオフでは、カバレッジ不足と過剰な悲観評価という2つの問題が生じます。前者は性能目標の未達原因となり、後者は消費電力と面積を必要以上に犠牲にした過剰設計となります。 本セッションでは、PrimeShieldで開発された多くの新機能を紹介し、スタティックタイミング解析におけるセル/パス/フルデザイン・レベルのばらつきモデリングを通じて、最適なPPAを達成する手法をご紹介します。また、感度ベースのプロセスばらつき解析を適用して、実シリコンとSPICEシミュレーション間の相関性を改善し、PDKのバージョン移行を高速化し、デザインとテクノロジの協調最適化を実行する先進的なフローもご紹介します。これらのイノベーションは、最適な設計を実現する上で効果的であることが、多くの成功事例を通じて実証されています。

Synopsys, Inc.

EDA Group
Signoff and System Innovation
Director of R&D

Wei-Kai Shih

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セッション
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14:05 - 14:40
RtoGII-4

最先端タイミングECOツールPrimeClosureによるデザイン収束の技術革新

セッション概要

3nm/5nmのような先端プロセスのタイミングECOでは、10億ゲートを超える大規模回路を扱うことによるディスク/メモリー/CPUの使用量増加やTAT短縮、バイオレーション収束率向上に向けたEDAツール対応が求められています。
このような背景に対して、ソシオネクストでは最先端タイミングECOツール PrimeClosureを、シノプシス社と綿密に協力して、世界に先駆けて評価・導入を行って来ました。
PrimeClosureは、既存のPrimeTime ECO、Tweaker ECOの特長を併せ持ちます。
ユーザーは従来の両ツールが持つ特長をそのまま活かすことが出来るだけでなく、それを元にしたSeed-based clock eco等の新しいTiming ECOメソッドを生み出すことが出来ます。
これにより、PrimeClosureは先端プロセスのデザイン収束工程におけるTAT短縮に大きく貢献することが可能です。
本セッションでは、先端プロセス設計におけるTiming ECOの主要ユーザーである弊社が感じているPrimeClosureの魅力を、評価導入事例と併せてご紹介します。

株式会社ソシオネクスト

グローバル開発本部 バックエンド開発部/メソドロジ開発室
プリンシパルエンジニア

中村 明博

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15:00 - 15:35
RtoGII-5

ルネサスの大規模LSIタイミング収束期間短縮への取り組み ~PrimeTime/PrimeClosure活用

セッション概要

大規模LSI設計における階層ブロック間のサインオフタイミングの収束は、従来からの課題であり、ILMなどの様々な手法がとられてきました。しかし近年では更なる規模増大に対応するため、既存の階層タイミング収束手法では対応が困難なマルチレベルの階層設計が主流になっており、そのための全く新しいアプローチが必要です。
そこでルネサスは、シノプシス社と協働で、PrimeTimeの分散機能(HyperGrid)と新しいECOツール(PrimeClosure)のパーティショニング・フローを活用し、サインオフ精度を維持しながら、マルチレベルの階層ブロック間のタイミング収束を短期間で実現する新たな手法を開発しました。本セッションではその取り組みについてご説明します。

ルネサス エレクトロニクス株式会社

共通EDA技術開発統括部 デジタル設計技術部
エンベデッドプロセッシング・デジタルパワー シグナルチェーンソリューショングループ
技師

岡崎 裕司

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15:45 - 16:20
RtoGII-6

新製品 Timing Constraint ManagerのGate Level Promotion機能によるP&R用の制約生成の効率化

セッション概要

3nm/5nmを始めとする先端プロセスおよび大規模SOCでは、タイミング制約のマネージメントが非常に複雑になってきています。
その一つの要因として、複数の異なるIPのタイミング制約を考慮しなければならないことがあげられます。
さらに、厳しい設計期間の要求に対して設計を円滑に進めるため、早期にSDCを作成し、P&Rトライアルを開始することが求めらています。
SoC設計では複数のIP SDCを正確に上位階層へPromotionすることが必須となり、上位階層レベルのSDC作成および検証作業が大きなボトルネックになってきています。
これらの課題に対してソシオネクストではTiming Constraint Managerのプロモーション機能を適用することによりP&R用SDCを早期に作成することが可能となり、またツール機能改善によりさらなる効率化を実現しました。
本セッションではシノプシス社から最新ソリューションであるTiming Constraint Managerの概要説明と弊社での評価導入事例紹介を行います。

株式会社ソシオネクスト

グローバル開発本部 バックエンド開発部
プリンシパルエンジニア

疋田 真大

設計制約の包括的な管理、検証を実現するTiming Constraints Managerのご紹介 

セッション概要

昨今のデザインは大規模化と複雑化の一途をたどっています。設計制約においても同様に、モード数の複雑化、クロック数の増加、多様なIPの利用などにより設計制約の管理と検証が大きな課題となっています。設計制約はデザイン・インプリメントに直結するためPPA、TATへも影響が大きく、その品質が重要になっています。
Timing Constraints Managerは、SDC制約の検証、生成を含む包括的な制約管理を実現する機能を備えています。設計サイクルの早い段階でのTiming Constraints ManagerによるSDCの検証や設計中の制約変更による一貫性の確認、さらにはタイミング例外の妥当性の検証も実施する機能をご提供します。さらにIPなどの制約の昇格(プロモーション)、および降格(デモーション)を実行することも可能です。
本セッションではTiming Constraints Managerが持つ機能の概要をご紹介します。

日本シノプシス合同会社

カスタマー・サクセス・グループ
シニア・スタッフ・アプリケーション・エンジニア

若山 象司

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16:30 - 17:05
RtoGII-7

進化を続けるキオクシアのDFT効率改善とAIを活用した次世代ATPGの活用検討

セッション概要

クラウド・コンピューティングやAI時代の到来によりメモリー需要は増加し、高いメモリー性能の要求とともにその進化のスピードは加速しています。
市場要求にタイムリーに応えるため、テスト設計では早期のデザイン・チェックやカバレッジ確認が求められる一方、出荷試験では低コストで高品質のパタンが求められています。これらの課題に対し、キオクシアではTestMAX AdvisorによるRTLでのDFT検証を活用し、設計のシフトレフトを実現しました。さらにシノプシス社の最新ソリューションであるAIを利用した次世代ATPGの最適化に取り組んでいます。本セッションでは、TestMAX Advisorのコントローラチップ開発への活用事例と、次世代ATPG活用に向けた評価についてご紹介します。

キオクシア株式会社

設計技術推進部 設計技術第一担当
参事

竹内 大二

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17:15 - 17:50
RtoGII-8

HBM DFT Solution inside CoWoS Package (DWC SMS ext-RAM)

セッション概要

ChatGPTを始めとした生成AIの隆盛により、数千TOPSの演算処理を行う超大規模SoCが必要とされるようになりました。そのようなSoCはテラバイト/秒を超える超広帯域のメモリー処理を必要とするため、HBM (High Bandwidth Memory)と呼ばれる特殊なDRAMが進化を続けています。
SoCとHBMは、HBM一個あたり1024bit幅のデータ幅で接続され、CoWoSプロセスにより1パッケージに封入され出荷されることも特徴です。SoCとHBMをパッケージに封入した後、HBMの試験やSoC-HBM間の接続試験、さらには1024bit幅の接続に不良があれば修復するといった特殊な工程を経て出荷することが求められます。
この度、ソシオネクストでは、シノプシス社のDWC SMS ext-RAMを世界に先駆けHBM2E試験用DFTに適用し、HBM2E試験・SOC-HBM2E間接続試験および不良修復を実現しました。
本セッションでは、DWC SMS ext-RAMを使用した弊社の導入事例をご紹介します。

株式会社ソシオネクスト

グローバル開発本部 コア開発部
シニアプリンシパルエンジニア

池田 紳一郎

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セッション
RtoGII-9

[英語字幕付き] 最高のパフォーマンスと生産性向上を実現する包括的なフィジカル検証ソリューション IC Validator

セッション概要

先進テクノロジと高い拡張性で業界をリードしている包括的なフィジカル・ベリフィケーション・ソリューション IC Validatorの概要をご紹介します。IC Validatorは、様々なテクノロジ・ノードでのフィジカル検証サインオフ・ツールとして多数のお客様に使用されており、フルチップのサインオフ検証を数時間で完了し、設計の初期段階/後期段階を問わず生産性向上を実現しています。本セッションでは、テープアウトのスケジュールを数週間短縮する方法についてご説明します。

Synopsys, Inc.

EDA Group
Product & Business Management Director

Srinivas Velivala

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RtoGⅡ-10

先端ノードに不可欠なモデリング・テクノロジ PrimeLib

セッション概要

シリコンのプロセスが先端ノードに移行するにつれて、ライブラリの特性評価ニーズが高まっています。プロセスノードの世代が変わるごとにライブラリ特性の要件が3倍増加するためです。すなわち、先端ノードにおける複雑さと精度の要求に対応するため、より多くのPVT評価が必要となることに加え、オンチップばらつきをモデリングするためのばらつきモデリングやLVFモデリング、自動車や航空宇宙アプリケーションに必要となる経年劣化モデリングや信頼性モデリング、5/4/3nmノードに向けたエレクトロマイグレーション(EM)モデリングなどです。
本セッションでは、Silicon Smartをベースに開発された次世代ライブラリ・キャラクタリゼーション製品PrimeLibの性能向上、機械学習技術を採用した高度なLVFモデリング、EMモデリング、経年劣化モデリング機能をご紹介します。また、これらの革新的な新モデリング機能に加え、モデリング機能と同様に重要な新ライブラリ・バリデーション機能についてもご紹介します。  

Synopsys, Inc.

EDA Group
Member of Technical Staff

Ping Chen

※プログラムは変更される場合がございます。ご了承ください。